電気工学および電子技術ジャーナル

低電力CMOS並列プレフィックス加算器セルの設計

Shaochen Yang、Lau KT、Yufei Zhang

加算は、多くの現代の電子アプリケーションにおける基本的な操作です。最速の加算器として、並列プレフィックス加算器は多くの回路設計者にとって最も興味深いものです。過去数十年にわたり、電源電圧とトランジスタのサイズは大幅に削減されてきました。1 つのチップに統合されるトランジスタの数が増えるにつれて、電力の問題に対処する必要があります。低電力加算器は長年にわたって研究され、多くのソリューションが提案されています。この論文では、トランジスタ レベルで新しい回路を設計します。提案された回路セルは、トランスミッション ゲート ロジックと MUX ベースの構造を採用しています。シミュレーションは、Cadence® Virtuoso Spectre シミュレータを使用して実施しました。結果から、新しい加算器は消費電力の点で優れたパフォーマンスを示し、異なるワード長の従来の CMOS ロジック加算器と比較して 5% を超えるエネルギーを節約することがわかりました。