原子力科学・発電技術ジャーナル

Verilog HDL を使用した FSM ベースの 32 ビット符号なしパイプライン乗算器の効率的な設計

ヘマ チトラ*、R ダナセカラン、V ラージャ ガネーシュ、プリーティ マディエシア

この論文では、FSM ベースの 32 ビット パイプライン乗算器への変更について説明します。32 ビット FSM ベースのパイプライン乗算器で、キャリー伝搬遅延を削減するために、リップル キャリー加算器 (RCA) の代わりにキャリー ルック アヘッド加算器 (CLA) とキャリー セレクト加算器 (CSA) を使用します。提案されたハードウェア設計は、乗算プロセスにシフトおよび加算アルゴリズムに基づいています。提案されたパイプライン乗算器の設計では、加算器が削減され、部分積が順次追加されて、最大動作周波数が向上し、ハードウェア リソースが削減されています。合成レポートによると、変更された FSM ベースの 32 ビット パイプライン乗算器は、FSM ベースのパイプライン乗算器よりも遅延が少なく、論理リソースの使用が少ないことがわかります。シミュレーションは、Xilinx Vivado 2017.4 (Verilog HDL) で実行されました。

提案された設計では、部分積加算プロセス用にキャリー選択加算器をインスタンス化します。キャリー選択加算器はリップルキャリー加算器よりも高速です。遅延と電力のトレードオフでは、既存の方法と比較すると、遅延は短縮され、電力は増加します。提案された方法は、高速パイプライン乗算演算に使用できます。